【原创】在FPGA中使用for循环一定浪费资源吗？
发表于 11/9/2015 1:06:38 AM
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【原创】在verilog中调用VHDL模块
发表于 10/20/2015 10:59:31 PM
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【原创】第一次见到的Verilog HDL语法
最近在看代码的时候，不小心发现了在表示变量位宽范围时用到了+:、-:这样的符号。这种用法还是第一次见到的，也许是我太孤陋寡闻了。经过一番的查询，终于知道了它的用法和意义了。它的表示方法如下所示：a[j+:k];或&n
发表于 7/19/2015 12:23:05 AM
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