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FPGA静态时序分析系列博文(目录篇)

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静态时序分析是FPGA设计中非常重要的一个过程,也是很多FPGA初学者难以理解的地方。写这篇博文的主要目的是,对我最近的所学、所思做一个简要的总结;同时和大家分享一下我的一些想法,博文中可能存在一些不足或者错误的地方,还请各路大神指出。


此次连载的博文的主要参考资料为:Lattice、华为、Altera等公司的静态时序参考文档。综合工具为Synplify Pro,IDE为Diamond3.9,静态时序分析工具为Lattice的TRACE。分析工具可能和Altera的TimeQuest Timing Analyzer以及Xilinx的工具有点区别,但是基本的概念和分析思想是相通的。


连载目录:

注:具体的目录可能会根据实际的情况再进行调整!

4.1、静态时序分析的基本概念和目的

http://blog.chinaaet.com/justlxy/p/5100052113

4.2、静态时序分析中典型路径与时序优化技术介绍

http://blog.chinaaet.com/justlxy/p/5100052114

4.3、静态时序分析之——如何计算时序参数

http://blog.chinaaet.com/justlxy/p/5100052115

4.4、综合过程中的时序约束技巧(Synplify Pro篇)

http://blog.chinaaet.com/justlxy/p/5100052116

4.5、Under-Constraining与Over-Constraining

http://blog.chinaaet.com/justlxy/p/5100052121

4.6、静态时序分析之——如何编写有效地时序约束(一)

http://blog.chinaaet.com/justlxy/p/5100052122

4.7、静态时序分析之——如何编写有效地时序约束(二)

http://blog.chinaaet.com/justlxy/p/5100052123

4.8、静态时序分析之——如何编写有效地时序约束(三)

http://blog.chinaaet.com/justlxy/p/5100052124

4.9、静态时序分析之——如何编写有效地时序约束(四)

http://blog.chinaaet.com/justlxy/p/5100052125

4.10、静态时序分析之——如何编写有效地时序约束(五)

http://blog.chinaaet.com/justlxy/p/5100052126

4.11、静态时序分析的基本流程(Lattice Diamond篇)

http://blog.chinaaet.com/justlxy/p/5100052136

4.12、静态时序分析工具介绍(Lattice Timing Analysis View篇)

http://blog.chinaaet.com/justlxy/p/5100052158

4.13、静态时序分析之——关于PAR_ADJ的补充说明

http://blog.chinaaet.com/justlxy/p/5100052190


说明:因为需要大量的时间整理,加上最近比较忙,所以博文的更新速度可能会比较慢。


  1. 不错,这下好找多了!

  2. good,,,见识了