静态时序分析是FPGA设计中非常重要的一个过程，也是很多FPGA初学者难以理解的地方。写这篇博文的主要目的是，对我最近的所学、所思做一个简要的总结；同时和大家分享一下我的一些想法，博文中可能存在一些不足或者错误的地方，还请各路大神指出。

此次连载的博文的主要参考资料为：Lattice、华为、Altera等公司的静态时序参考文档。综合工具为Synplify Pro，IDE为Diamond3.9，静态时序分析工具为Lattice的TRACE。分析工具可能和Altera的TimeQuest Timing Analyzer以及Xilinx的工具有点区别，但是基本的概念和分析思想是相通的。

连载目录：

4.1、静态时序分析的基本概念和目的

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4.2、静态时序分析中典型路径与时序优化技术介绍

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4.3、静态时序分析之——如何计算时序参数

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4.4、综合过程中的时序约束技巧（Synplify Pro篇）

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4.5、Under-Constraining与Over-Constraining

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4.6、静态时序分析之——如何编写有效地时序约束（一）

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4.7、静态时序分析之——如何编写有效地时序约束（二）

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4.8、静态时序分析之——如何编写有效地时序约束（三）

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4.9、静态时序分析之——如何编写有效地时序约束（四）

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4.10、静态时序分析之——如何编写有效地时序约束（五）

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4.11、静态时序分析的基本流程（Lattice Diamond篇）

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4.12、静态时序分析工具介绍（Lattice Timing Analysis View篇）

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4.13、静态时序分析之——关于PAR_ADJ的补充说明

http://blog.chinaaet.com/justlxy/p/5100052190