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30岁了，开启学习FPGA的道路
2009年大学毕业，学的应用电子技术，参加工作做得并不是电子相关专业，主要做PLC，触摸屏，变频器的一些自动化控制的项目。2010年的时候突然心血来潮，想学FPGA，买了一块威视锐红色飓风的E16的板子（现在已经停产了），准备大干特干的学习...
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EDK之路（2）——GPIO之SDK篇
在上篇文章中，说明了一下一个简单的GPIO工程的XPS部分。XPS部分的建立说明我们的硬件平台已经搭好，接下来就是在这个硬件平台中运行我们的软件部分，即SDK部分的操作。SDK部分
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EDK之路（1）——GPIO之XPS篇
说明 EDK在现在已经略显过时了，毕竟vivado才是续集的主角。但不排除现在还有许多工程用着EDK，且EDK和vivado还是有很多操作是共通的。所以还是把之前写的EDK之路系列搬移至此。工程目的 通过建立一个简单的GPIO工...
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失控----FPGA去中心化设计 <三>
看了莫老师的回复，有必要写一篇来介绍NoC的network实现的方式，也就是第一篇中的箭头连线，虽然很复杂，很难讲清楚。
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失控----FPGA去中心化设计
最近在看KK的《失控》，KK的观点刚好切合FPGA目前的发展------去中心化设计。这篇文章就来讲讲去中心化设计。
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XDC约束技巧——CDC篇
介绍了XDC的优势以及基本语法，详细说明了如何根据时钟结构和设计要求来创建合适的时钟约束。我们知道XDC与UCF的根本区别之一就是对跨时钟域路径（CDC）的缺省认识不同，那么碰到FPGA设计中常见的CDC路径，到底应该怎么约束，在设计上又要...
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DCM,PLL,MMCM区别和共性
The DCM is a Digital Clock Manager - at its heart it is a Delay Locked Loop. This has the ability to deskew a clock, gen...
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FFT IP core
FFT IP core的总体架构分析：FFT分为fixed transform size architectture 和 variable streaming architecture。variable streaming architec...
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verilog 并列 连续赋值
当事件发生时，对于代码块中的非阻塞赋值语句，先计算所有非阻塞语句在【事件发生时刻】的值，(即以<=右端表达式的值)，最后才把计算出的值赋给<=左边的变量。计算过程是以代码块中语句的书写顺序进行。虽有先后顺序，但<=右端表达式中变量的值均为【...
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FPGA 时序描述语言
先明确一下这里所指的“时序”，代表一组信号的逻辑关系，而不是指延时 steptime holdtime这些时序。 想要了解为什么会有这篇文章，请参考《FPGA何去何从》系列，和《FPGA需要怎样的HLS》，这里只关注TDL的实...
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Systemverilog下interface的一种用法，突破传统思维。（内有源码）
以前的文章中，我经常提到 sv interface的黑魔法。现在我就来聊一聊，systemverilog区别于hdl，到底可以带来什么样的思路。 从实际应用出发吧（本来本文的代码就是已经应用于实际项目的），设计《一个SPI配置...
