【原创】基于FPGA的异步FIFO验证
发表于 2016/1/16 20:27:25
阅读（7424）
【原创】基于FPGA的异步FIFO设计
发表于 2016/1/16 18:35:07
阅读（6637）
【原创】二进制码转格雷码互转换的FPGA设计
发表于 2016/1/14 22:15:25
阅读（5854）
【原创】vivado默认参数设置（二）
发表于 2015/12/2 0:51:47
阅读（11357）
【原创】vivado图形界面的几种启动方式
发表于 2015/11/29 14:59:56
阅读（15512）
【原创】关于vivado几个参数的设置
发表于 2015/11/29 12:05:33
阅读（10344）
【原创】一个完整的vivado工程搭建
发表于 2015/11/23 1:54:47
阅读（15370）
【原创】基于两种模式下的同步FIFO设计
所谓FIFO就是先进先出的意思，通俗的说，就像数据从一个管道的一端进去而从管道的另一端输出。FIFO是一个没有地址端口的存储器，它依靠内部写指针（指定写数据的位置）和读指针（指定读数据的位置）来进行数据的存储或读取。FIFO有同步FIFO和异步FIFO之分。它们的区别是
发表于 2015/11/14 16:49:15
阅读（6295）
【原创】AXI4 LITE接口模板
记一记，写一写，就不怕忘了；同时还能帮到别人一点点，是多么快乐的一件事~~~/****************************Copyright************************************ ...
发表于 2015/11/10 21:50:52
阅读（5638）
【原创】在FPGA中使用for循环一定浪费资源吗？
发表于 2015/11/9 1:06:38
阅读（3033）
【原创】VGA显示640*480真彩色图像时FPGA存储资源不够用怎么办？
本博文主要介绍VGA显示图像存储资源不够用时可采取的解决方案。
发表于 2015/10/27 7:46:20
阅读（4892）
【原创】在verilog中调用VHDL模块
发表于 2015/10/20 22:59:31
阅读（5725）
