最新博文
0
推荐 2779
阅读
推荐 2779
阅读
勇敢的芯伴你玩转Altera FPGA连载2: FPGA、ASIC和ASSP
勇敢的芯伴你玩转Altera FPGA连载2: FPGA、ASIC和ASSP特权同学，版权所有配套例程和更多资料下载链接：http://pan.baidu.com/s/1i5LMUUD FPGA、ASIC和ASSP抛开FPGA不提，大家一定...
0
推荐 3908
阅读
推荐 3908
阅读
FPGA中有符号数和无符号数的加法运算
FPGA中有符号数和无符号数的加法运算首先定义一个B比特的二进制数：x=a_(B-1) a_(B-2)…a_1 a_0 （1）verilog HDL表示正数就按一般的规则即可，这里主要讲如何表示负数？ 无符号数将（1）转换成十进制为：D=∑...
0
推荐 3102
阅读
推荐 3102
阅读
勇敢的芯伴你玩转Altera FPGA连载1：FPGA是什么
勇敢的芯伴你玩转Altera FPGA连载1：FPGA是什么特权同学，版权所有配套例程和更多资料下载链接：http://pan.baidu.com/s/1i5LMUUD FPGA是什么简单来说，FPGA就是“可反复编程的逻辑器件”。如图1....
0
推荐 1280
阅读
推荐 1280
阅读
把CSDN的博客搬到这里来！
把之前在CSDN上的博客搬到这里来！http://blog.csdn.net/tutu1583?viewmode=contents
0
推荐 5662
阅读
推荐 5662
阅读
Lattice FPGA中的Ripple Mode之——关于加法器实现的讨论
为什么写这篇博文呢？因为鄙人无意中发现了一个有趣的问题，所以和大家分享一下。其实加法器是很简单的东西，大部分人可能并不注意其在FPGA的具体实现方式。一般情况下，对于简单的加法运算（如三个4bits的数相加），大部分人都是在HDL中直接使用...
0
推荐 2672
阅读
推荐 2672
阅读
量化压缩与量化补偿
学习博客：http://lhtao31.blog.163.com/blog/static/2972647020103814044158/ 最近在学习调试摄像头，配置OV7670摄像头采集到的数据是RGB565，移植别人的代码，从ZYNQ移...
1
推荐 9891
阅读
推荐 9891
阅读
Vivado外部时钟输入问题
在使用basys3进行摄像头配置的时候出现了如下问题，最后经上网查阅资料最后得以解决，出现这个问题的原因是，遇到上面的问题是因为我们将外部输入的一个时钟管脚 OV7670_PCLK(摄像头输出给FPGA的像素时钟)分配到了一个普通的...
0
推荐 4896
阅读
推荐 4896
阅读
静态时序分析之——关于PAR_ADJ的补充说明
前面的文章中，有提到过（http://blog.chinaaet.com/justlxy/p/5100052121）：
一般情况下，使用实际需求的FREQUENCY/PERIOD值作为约束条件是一个很好的习惯和选择。但是也有的场合，需要将约束设置得高一点，以测试当前的设计的最高性能等参数。此时，设计者在设置时钟约束的时候，可以使用PAR_ADJ选项，以避免过约束带来的问题。
0
推荐 2898
阅读
推荐 2898
阅读
0
推荐 6312
阅读
推荐 6312
阅读
静态时序分析工具介绍（Lattice Timing Analysis View篇）
今天，来聊一聊本次连载博文的最后一个内容（至少暂时是最后一篇）——Lattice的静态时序分析工具介绍，Lattice Timing Analysis View。其实Timing Analysis View也不是什么高级的玩意，基本上就是把PAR TRACE的Report搞成了一个GUI的形式，同时新增了一些横friendly的功能。个人而言，还是非常喜欢这个分析工具的，主要有如下几个方面：
0
推荐 10439
阅读
推荐 10439
阅读
静态时序分析的基本流程（Lattice Diamond篇）
如题，这篇博文来简单地聊一聊使用Lattice的IDE Diamond进行静态时序分析的一般步骤。
0
推荐 4423
阅读
推荐 4423
阅读
0
推荐 4273
阅读
推荐 4273
阅读
静态时序分析之——如何编写有效地时序约束（四）
这篇文章主要介绍三个内容，分别是：
|-7、Timing Exception 1 — MULTICYCLE
|-8、Clock over-constrained
|-9、Timing Exception 2 — False Paths
0
推荐 5031
阅读
推荐 5031
阅读
静态时序分析之——如何编写有效地时序约束（三）
例子依然是（一）中给出的例子，这篇博文主要聊的是
|-4、INPUT_SETUP
|-5、CLOCK_TO_OUT
|-6、CLKSKEWDIFF
这三个方面。
0
推荐 4417
阅读
推荐 4417
阅读
静态时序分析之——如何编写有效地时序约束（二）
如题，这篇仍然使用的是上一篇所介绍的那个例子，主要分析的是两种案例：
Insufficient FREQUENCY preference & Sufficient FREQUENCY preference，即不充分的频率约束和充分的频率约束。
