最新博文
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静态时序分析之——如何编写有效地时序约束（一）
前面的几篇讲了静态时序分析一些基本概念等内容，接下来将以一个实际的例子来简单地介绍一下使用Lattice Diamond IDE进行静态时序分析的几种基本案例。此部分博文主要翻译自Lattice的一篇叫做Timing Closure的文章（在Diamond的Start Page的页面中就可以找到），有兴趣的可以自己去下载阅读。
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Under-Constraining与Over-Constraining
如题，这篇博文主要讨论的内容为Under-Constraining与Over-Constraining，即欠约束和过约束。
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综合过程中的时序约束技巧（Synplify Pro篇）
如题所示，这篇博文主要介绍一下综合过程中的一些时序约束技巧，具体的综合工具为Synplify Pro（LSE可能会在后面的博文介绍，可能……）。总的来说，Synplify Pro是一款功能非常强大的第三方综合工具，也是业界公认综合效率最高，最好用的综合工具，几乎所有的FPGA厂商都支持Synplify Pro。Lattice在其IDE Diamond中集成了Synplify Pro（For Lat
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静态时序分析之——如何计算时序参数
这一篇文章将通过一个简单的例子来介绍一下如何计算时序参数（Timing Requirements）。
在介绍例子之前，先讲一些基本的东西：一般情况下，在FPGA的设计过程中有三种类型的速度要求。分别是运行速度要求（Timing requirement）、数据传输速率要求（Throughput）以及数据潜伏期（Latency，很多人把他简单的翻译为延时，其实是不恰当的，因为Latency是和Del
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静态时序分析中典型路径与时序优化技术介绍
静态时序相关博文连载目录篇：http://blog.chinaaet.com/justlxy/p/5100052092
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静态时序分析的基本概念和目的
多初学者学习FPGA基本上都是沿用单片机或者ARM的C语言开发思想，编写好HDL程序，直接综合、MAP、PAR然后产生下载文件，直接下载到开发板上调试。有些人可能会进行一些功能仿真或者使用嵌入式逻辑分析仪来简单的分析一下时序。当设计规模较小，系统运行频率较低的时候，这样的开发过程可能不会带来什么问题，但是当设计规模稍微大一点，频率稍微高一点呢？可能就会出现各种意想不到的问题……
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发布点东西吊吊大家的胃口
马上要开学了。开学不但是学生痛苦，老师更痛苦。因为老师是不能逃课的……才当老师那一两年还经常打打游戏啥的，后来基本上就不打了。为啥啊，因为不能逃课容易坑队友啊！
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FPGA静态时序分析系列博文（目录篇）
静态时序分析是FPGA设计中非常重要的一个过程，也是很多FPGA初学者难以理解的地方。写这篇博文的主要目的是，对我最近的所学、所思做一个简要的总结；同时和大家分享一下我的一些想法，博文中可能存在一些
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聊一聊FPGA中除法器的设计（VerilogHDL篇）
其实除法器并不是什么新鲜玩意了，网上关于除法器的博文也多了去了，也有好几种设计方法。有的挺实用，有的应用范围很有限，很难应用于大规模的程序设计中。今天要介绍的也表示什么高级算法，网上之前也有很多人讨论过了，不过基本上都是抄来抄去，有的里面甚至还存在错误，有的只是跑了遍功能仿真，提供的程序也存在较多的错误或者不合理的地方。其实，我也没干什么事，只是把前人的结果总结整理了一遍，把相关的程序规范了一下，
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利用TCL脚本（do文件）管理仿真流程简明教程（一）ActiveHDL RTL仿真篇
如本篇博文的标题所示，今天要聊的是高级一点的内容：利用TCL脚本（do文件）管理ActiveHDL RTL仿真流程。标题中的（一）表示，后续可能还会继续发布关于ActiveHDL 另外两种仿真流程的TCL脚本控制方法以及Modelsim软件的相关内容。
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