最新博文

0
推荐
96
阅读

特权同学2020视频教程《Verilog边码边学(FPGA工具与语法篇)》

Verilog的学习没有什么捷径,什么“速成班”都是假的,Gladwell前辈的1万小时定律才是真的,没有大量时间和精力堆砌的空中楼阁迟早是要破灭的。因此,特权同学带着过去10余年1万小时的积累和总结,希望能带着大家一步一个脚印,脚踏实地的在Vivado和Modelsim两个主流的工具中完成Verilog的设计和验证。
0
推荐
225
阅读

sv使用default clocking指定全局默认时钟

在sv的assertion中,会用到时钟打拍操作。一般会在assertion代码块中,显示的写上使用的时钟,propertycounter_2;@(posedgeclk)counter==2|->##1counter_r==2;endpropertyassert_counter_2:assertproperty(counter_2);如果说,不写使用的时钟,即如下代码:propertyc
2
推荐
727
阅读

【原创】All in One Flash Algorithm for i.MXRT1050/1020 on IAR

Flash algorithm for i.MXRT1050/i.MXRT1020 on IAR, which is shared in github.
0
推荐
203
阅读

服务器与网络设备安装指南

近段时间,公司购买了一批服务器。自己还参与了服务器,网络的搭建过程,因此写下本文记录下。这次采购的设备有:服务器华为防火墙华为交换机ups电源与电池购买服务器之后,服务厂商会派人来安装服务器。安装完毕之后,就需要自己配置网络以及服务器了。对于购买的网络
1
推荐
216
阅读

riscv cpu硬件访问device区域微乱序的影响

以下代码,是riscvplic处理一个外部中断的handler程序。在handler程序中首先写irq_generator组件的clear寄存器,将中断源给清除掉然后写plic的complete寄存器,通知plic,该中断处理完毕plic_irq_mmode:lia1,PLIC_M_CLAIM//a0savetheinterruptid//telltheirq_generatort
0
推荐
167
阅读

如何将adoc文件转换为pdf文件

riscv的大多spec,都托管在了github。并且使用adoc文件格式编写。adoc文件,是可以转换为pdf文件的。通过工具asciidoctorPDF工具,可以将adoc文件,转换为pdf文件。该工具的官网介绍如下:https://asciidoctor.org/docs/asciidoctor-pdf/首先要先安装该工具,该工具,需
0
推荐
181
阅读

systemverilog使用$fwrite系统函数打印信息到屏幕

使用systemverilog(以下简称sv),除了使用$display系统函数,打印信息到屏幕上,还可以使用$fwrite系统函数,进行打印。$fwrite的函数的第一个参数,是文件描述符。后续参数与$display系统函数参数一致。在sv的标准中,有如下说明:Thefiledescriptorfdisa32-bitpacke
0
推荐
414
阅读

特权同学 Verilog边码边学 Lesson01 Vivado下载与安装

特权同学 Verilog边码边学 Lesson01 Vivado下载与安装“工欲善其事,必先利其器”,Verilog的学习亦是如此,Vivado、Modelsim和Notepad++就是我们的“利器”。本节视频课程介绍Xilinx官网账户的...
0
推荐
503
阅读

如何向riscv-gcc中增加编译器内置宏

riscv-gcc工具,有内置的一些宏参数。我们可以根据这些内置的宏参数,判断编译器的行为。一、查看gcc内置宏参数这里以芯来科技发布的riscv-nuclei-elf-gcc工具链为例。使用以下命令,可以得到该工具的内置宏参数:riscv-nuclei-elf-gcc-E-dMa.h|grepriscv可以得到如下的
0
推荐
434
阅读

centos7安装visual code,并离线安装插件

centos7上,可以使用官方提供的yum安装命令进行安装,这里安装使用root用户安装:rpm--importhttps://packages.microsoft.com/keys/microsoft.ascsh-c'echo-e"[code]\nname=VisualStudioCode\nbaseurl=https://packages.microsoft.com/yumrepos/vscode\nenabled=1\ngpgc
0
推荐
942
阅读

特权同学 37课时《2020版 深入浅出玩转FPGA视频课程》介绍

下载链接:腾讯微云:https://share.weiyun.com/5L1DfYn 百度网盘:https://pan.baidu.com/s/15NMCUipGU0to8JpzejOmqA 提取码:ok4g
0
推荐
390
阅读

sv利用fork join_none实现信号打拍操作

利用systemverilog的forkjoin_none,能够实现打拍操作。从而不需要写其他的逻辑来实现打拍操作。下面,介绍下,如何实现。有3个信号,a,b,c,现在需要实现,b是a的打拍,c是b的打拍。不能使用always来实现。对于这个问题,其实使用sv的forkjoin_none就可以做到。以下
0
推荐
427
阅读

c++ reference研究

c++相比于c语言,增加引用(reference)语法。这样的话,可以在函数调用,传引用,也可以实现函数内部修改外部参数值。而避免使用指针。之前,对这个引用,没有特别的理解,但是看了侯捷老师的视频之后,会这个突然就恍然大悟了。视频链接如下:https://www.bilibili.co
0
推荐
616
阅读

使用fsdbedit工具修改fsdb波形的层次结构

verdi工具有一个很强大的功能,可以将代码和波形对应起来,这样debug效率就很高。但是这需要有一个前提,代码的信号的层次路径,要和波形里面该信号的层次路径一致,这样verdi工具才能够进行对应。但是如果代码里面的信号层次路径,和波形里面的信号层次路径不一致,那v
0
推荐
494
阅读

verdi中如何查看force信号信息

在仿真中,我们会有对信号进行force的操作,从而实现某些特定的功能。但是在仿真波形中,不能直接从波形上看出,这些信号的驱动,是因为前级电路的驱动,还是因为force的原因的驱动。从而使debug非常的不友好。其实在verdi中,是可以直接看到force信号的信息的。这样的