Soc总线比较篇（翻译Rudolf Usselmann的文章）
CroeConnect总线介绍CoreConnect总线相对比较复杂，IBM为用户提供了大量的参考文档和技术手册。为了方便用户快速的建立自己的CoreConnect应用，IBM提供了PLB、OPB、DCR、仲裁器（Arbit...
发表于 7/12/2017 1:14:23 PM
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Wishbone总线同步结束与异步结束对比
为了实现在给定时钟频率下的最大可能吞吐量，Wishbone采用了周期异步结束方式。这样做的结果是从主设备的STB_O到从设备的ACK_O/ERR_O/RTY_O再到主设备的ACK_I/ERR_I/RTY_I输入形成了一个异步回路，如图23。...
发表于 7/11/2017 11:15:06 AM
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Wishbone总线周期之数据组织
说明：本节内存B.4版的Wishbone手册写的比较繁琐，没有像前文一样继续翻译。数据组织是指数据的传送顺序。目前常见的32为处理器的数据总线粒度为1字节，在传送时，一个32位数据的最高字节可以放在数据总线的最低8位传送，也可以放在数据总线...
发表于 7/11/2017 9:59:38 AM
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Wishbone总线周期之RMW操作
在操作系统中，有一种重要的进程间的同步机制称作信号量机制。信号量即当前可用资源的计数。信号量是一个用来实现同步的整型或记录型(Record)变量，除了初始化外，对它只能执行等待和释放这两种原子操作。一次对信号量的等待操作是获得信号量的过程...
发表于 7/11/2017 9:36:03 AM
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Wishbone总线标准介绍
Wishbone名字的由来根据美国韦伯斯特(Webster，1758—1843，美国词典编辑家)词典，WISHBONE是指大多数鸟类胸骨前的一块叉状型的锁骨。在名字定义初期，Silicore公司设想找一个能够反映双向总线这一特点的名字。这些...
发表于 7/7/2017 9:29:09 PM
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片上总线Wishbone学习（目录篇）
最近在学习Lattice MachXO3L的EFB（Harden I2C、SPI、Timer/Counter）时，遇到Wishbone这个神奇的东西。Lattice MachXO3L等器件内部集成了硬核的I2C、SPI、Timer/Coun...
发表于 7/7/2017 4:05:39 PM
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