Verilog-2001 之 generate 语句的用法
Verilog-1995 支持通过以声明实例数组的形式对 primitive 和 module 进行复制结构建模。而在 Verilog-2001 里， 新增加的 generate 语句拓展了这种用法（其思想来源于 VHDL 语言）。除了允许...
发表于 2017/7/18 14:47:20
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Diamond中调用ActiveHDL仿真入门教程
1、新建my_testbench.v文件，并输入如下内容；2、Tools->SimulationWizad；3、
发表于 2017/7/4 21:55:50
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