HDL Coding——不要为你的移位寄存器复位！
移位寄存器在HDL设计中很常见，尤其是在Pipeline设计中，经常会使用移位寄存器去增加某一个路径的Latency。
发表于 2019/10/21 14:23:33
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FPGA定点小数计算（四）——平方根倒数
0 引言在图像处理及3D图形编程时，经常要求解特征向量的长度或者将向量归一化，其中尤为关键的运算便是平方根倒数运算。而开平方根运算与倒数运算都是很复杂的过程，如果将平方根倒数运算分为这两个步骤则需要更多的时间开销和空间开销。而采用常规的浮点...
发表于 2018/5/13 14:46:08
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FPGA定点小数计算（三）——定点与浮点的转换
0 引言前面的文章中介绍了定点小数的基本格式，乘法和除法运算等。我们知道，定点小数具有消耗资源少，运算速度快等优势；同时也有动态范围小，容易数值溢出等缺陷。虽然定点小数可以满足一些场合下的运算需求，但是对于雷达成像，医学成像，高精度数据采集...
发表于 2018/5/13 14:44:22
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FPGA定点小数计算（二）——除法运算
0 引言在四则运算中，除法最为复杂，在时间上和空间上的开销都比较大。因此很多算法都极力避免进行除法运算，或者采用其他的方案来代替除法运算。但是，除法运算作为基本的四则运算之一，在很多情况下依旧是不可避免的。近年来，陆续出现了很多种除法实现算...
发表于 2018/5/13 14:39:07
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FPGA定点小数计算（零）
首先，说明一下，这一系列的博文是对之前一段时间写的几篇文章的一个整理，在原有文章的基础上添加一些基本的理论。优化文章结构等。
发表于 2018/3/24 18:18:24
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一种Low Latency的整数除法器设计
之前写过两篇关于除法器的文章了（http://blog.chinaaet.com/justlxy/p/5100052322和http://blog.chinaaet.com/justlxy/p/5100052068），今天来介绍一种全新的设计思想，这种设计的优势是可以用较少的资源同时实现高速度、低Latency的要求。与此同时，其缺点也很明显，只适用于除数位宽比较低的情况（比如1~8bits）。
发表于 2018/1/4 17:06:32
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【转】System Verilog的概念以及与verilog的对比
SystemVerilog是一种硬件描述和验证语言（HDVL），它基于IEEE1364-2001 Verilog硬件描述语言（HDL），并对其进行了扩展，包括扩充了C语言数据类型、结构、压缩和非压缩数组、 接口、断言等等，这些都使得Syst...
发表于 2017/12/1 10:29:07
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【转】Verilog 流水线设计（Pipeline）
本文从四部分对流水线设计进行分析，具体如下：
第一部分什么是流水线
第二部分什么时候用流水线设计
第三部分使用流水线的优缺点
第四部分流水线加法器举例
发表于 2017/10/12 17:24:45
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FPGA定点小数计算（Verilog版）第五篇——浮点小数转换为定点小数
用FPGA实现定点运算，相对于浮点运算来说，开销要小很多（时间上和空间上的）。但是在某些特定的场合，如多机协同处理等，要求FPGA的输入数据（或者是输出数据）为浮点形式的数据，这是就需要我们来做一个浮点小数与定点小数之间的转换了。
发表于 2017/10/9 13:51:53
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FPGA定点小数计算（Verilog版）第四篇——定点小数转换为浮点小数
用FPGA实现定点运算，相对于浮点运算来说，开销要小很多（时间上和空间上的）。但是在某些特定的场合，如多机协同处理等，要求FPGA的输入数据（或者是输出数据）为浮点形式的数据，这是就需要我们来做一个浮点小数与定点小数之间的转换了。本文为本次...
发表于 2017/10/9 10:31:53
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FPGA定点小数计算（Verilog版）第三篇——除法运算
定点小数除法运算，相比加法和乘法来说要复杂很多了，但是算法的基本思想还是很简单的。和整数除法类似，算法的核心思想就是，将除法运算转换为移位和减法运算。从具体实现的角度来看，一般有两种方式：
发表于 2017/9/29 11:20:45
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FPGA定点小数计算（Verilog版）第二篇——乘法运算
发布一下这两天的成果，用Verilog实现的FPGA定点小数计算，一共有N篇，包括加法、乘法、除法、浮点定点转换、平方根等……目前加法、乘法已完成调试，除法、浮点定点转换和平方根等尚未完成……时间仓促，此次博文直接贴程序、RTL结构图和功能仿真波形图，算法原理讲解部分后续有时间在补充……
发表于 2017/9/28 15:59:44
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FPGA定点小数计算（Verilog版）第一篇——加法运算
发布一下这两天的成果，用Verilog实现的FPGA定点小数计算，一共有N篇，包括加法、乘法、除法、浮点定点转换、平方根等……目前加法、乘法已完成调试，除法、浮点定点转换和平方根等尚未完成……时间仓促，此次博文直接贴程序、RTL结构图和功能仿真波形图，算法原理讲解部分后续有时间在补充……
发表于 2017/9/28 15:36:44
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聊一聊FPGA中除法器的设计（VerilogHDL篇）
其实除法器并不是什么新鲜玩意了，网上关于除法器的博文也多了去了，也有好几种设计方法。有的挺实用，有的应用范围很有限，很难应用于大规模的程序设计中。今天要介绍的也表示什么高级算法，网上之前也有很多人讨论过了，不过基本上都是抄来抄去，有的里面甚至还存在错误，有的只是跑了遍功能仿真，提供的程序也存在较多的错误或者不合理的地方。其实，我也没干什么事，只是把前人的结果总结整理了一遍，把相关的程序规范了一下，
发表于 2017/8/23 15:17:01
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