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【原创】Microsoft Word由于MathType的安装出现的一点小问题

近段时间,由于工作需要,要在MicrosoftWord文档中编辑公式,于是安装了公式编辑器MathType。但令人不如意的是,当打开Word文档时,却连续两次出现了下面的错误信息提示(TheMathTypeDLLcannotbefound.PleasereinstallMathType.):按两次确定之后,在菜单栏中出现了两

【原创】modelsim编译Xilinx器件库的另一种方法(节省时间)

以前在用modelsim对Xilinx进行器件库编译时,我用的比较多的是直接在ISE中编译器件库,感觉很方便简单,就是编译时间有点长。自从前段时间,在自己电脑装MathType,360杀毒软件将它视为木马。我以为是360误报,直接将360安全卫士关闭了。后来,电脑上

【原创】Spartan6之蛋疼的时钟管理模块

忙了两个多月的毕业设计,有好长的一段时间没写过博客了。不过,在做毕设的过程中学到很多的东西,包括代码规范、文档规范、对设计的优化技巧等,最后也获得了相应的回报---毕设被评为优秀和创新。以为毕设搞定后就会很轻松,但我错了,事情又被排满了。呵

伙伴们,福利来啦---3个画时序图神器连载

你们还在苦于画时序图工具难找吗?还在抱怨时序图画得难看吗?还在。。。现在福利来了,3个时序图工具任你选,终于不用苦于找人要都不给的尴尬场景了。哈哈~~~~AndyTiming:链接:http://pan.baidu.com/s/

【SystemVerilog断言学习笔记7】蕴含操作

现在对前面几篇博客中介绍的断言进行分析,为了更好的理解,下面结合简单的代码段进行分析:propertyp1;@(posedgeclk)a##2b;endpropertya1:assertproperty(p1);针对这段代码段,可以做下总结:在每个时钟上升沿都检查信号“a”的电

【SystemVerilog断言学习笔记6】禁止属性的使用

当我们期望属性永远为假时,可以用关键字“not”来禁止属性,即当属性为真时断言失败。接下来验证“not”是如何运作的。测试代码:/*******************************************************作者:CrazyBird文件:assert_test2.sv日

【SystemVerilog断言学习笔记5】“##”的解读与运用

有时候,我们需要检查几个时钟周期才能完成的事务。在SVA中,可以用“##”表示时钟周期延迟,如“a##2b”即当a为高电平时,2个时钟周期之后b应为高电平。下面举个简单的例子来说明:测试代码:/****************************************************

【SystemVerilog断言学习笔记4】边沿检测内嵌函数

SVA中内嵌了信号边沿检测函数,方便用户监视信号从一个时钟周期到另一个时钟周期的跳变。其中,有三个非常有用的内嵌函数如下:(1)$rose(booleanexpressionorsignal_name):当表达式/信号的最低位由0变为1时返回真;(2)$fell(booleanexpressionor

【SystemVerilog断言学习笔记3】SVA块的建立

不管学什么东西,如果掌握了技巧、规律,我们将很容易上手。同样,如果我们掌握了建立SystemVerilog断言(简称SVA)块的步骤,在后面SVA的深入学习中将起到事半功倍的效果。SVA块的建立步骤如下。步骤一、建立布尔表达式步骤二、建立序列表达式关键词

【转】FFT结果的物理意义

最近我看了一篇关于FFT的好文章,把它贴在这里跟大家分享下,原文地址:http://bbs.ednchina.com/BLOG_ARTICLE_115522.HTM。FFT是离散傅立叶变换的快速算法,可以将一个信号变换到频域。有些信号在时域上是很难看出什么特征的,但是如果变换到

【SystemVerilog断言学习笔记2】断言的类型

SystemVerilog中包含并发断言和即时断言两种类型的断言。所谓并发断言就是在时钟边沿对变量进行采样并完成测试表达式的计算,它可以在模块、接口、过程块或程序中定义。这里有一点是需要声明的,对于变量的采样值是时钟边沿前一时刻相应变量的值。而即时断

【原创】modelsim仿真出问题啦?新手们要注意啦!

对于已经在ISE中调用modelsim软件仿真过的工程,如果由于重新装了ISE软件(即使已经对Xilinx器件仿真库进行编译过)或者将工程拷贝到其他计算机去,然后再在ISE中调用modelsim软件对它进行仿真,就会出现下面的错误警告:由错误和警告信息可知

【原创】ISE Text Editor与notepad++之中文乱码解决方法

做FPGA设计的我们大都知道,ISE自带的文本编写器使用起来很不方便,工作效率低下。于是很多人选择第三方的文本编辑器,如VIM、UltraEdit、notepad++等功能强大的文本编辑器。我用的比较多的是notepad++,经常用它来编写VerilogHDL代码。某天,我用ISE自带的

【SystemVerilog断言学习笔记1】验证概述

一、前言随着数字电路规模越来越大、设计越来越复杂,使得对设计的功能验证越来越重要。首先,我们要明白为什么要对设计进行验证?验证有什么作用?例如,在用FPGA进行设计时,我们并不能确保设计出来的东西没有功能上的漏洞,因此在设计后我们都会对其进行

【原创】generate你会用吗?

在我们的FPGA设计中,常常会对某些信号进行多级的缓存或进行多级类似的操作,如果不采取适当的技巧,就会是我们的设计代码变得冗余、不好维护。本博文提出的generate将可以解决这个问题。为了更加直观表现出使用generate的好处,接下来给出使用generate前后的代码描述。