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DDR扫盲——关于prefetch与Burst的深入讨论

首先,简单介绍一下Prefetch技术。所谓prefetch,就是预加载,这是DDR时代提出的技术。在SDR中,并没有这一技术,所以其每一个cell的存储容量等于DQ的宽度(芯片数据IO位宽)。【关于什么是cell(存储单元,可以去看一下,我之前的博文:http://blog.chinaaet.com/justlxy/p/5100051913 )】 进入DDR时代之后,就有了prefetch技术,

DDR扫盲——single rank与dual-rank

一般来讲,一条内存总线的data宽度是64bits,也就是说总线上有64条道,每条道上一次传送1位数据。DIMM上的每个内存颗粒,提供4位、8位或者16位数据,来组成这64位数据(data word)。提供4位数据的芯片记作x4,提供8位数...

DDR3中的ODT动态模式详解

首先举一个例子: 早期的DDR(注:DDR2开始支持ODT功能),当向内存写入数据时,如果只有一条内存,那么这条内存就自己进行信号的终结,终结电阻等效为150Ω。如果为两条内存,那么他们会交错的进行信号的 终结。第一个模组工作时,第二个模组进行终结操作,等第二个模组工作时,第一个模组进行终结操作,但等效电阻为75Ω。当有三条内存的时候,三条会交替进 行信号终结,但等效电阻为50Ω。对于省略终端电阻

DDR3中的ODT同步模式详解

昨天简单介绍了一下DDR3的ODT的作用,今天来详细聊一聊ODT的几种操作模式,首先是ODT的同步操作模式,这也时使用最多,最常用的模式。http://blog.chinaaet.com/justlxy/p/5100051969

【转】DDR3中的Write_leveling

1)为了更好的提高信号完整性,DDR3存储模块采用了fly-by的拓扑结构。该拓扑应用于地址、控制、时钟线。Fly-by拓扑能有效减少stub的长度,但是较长的走线带来了CK-CK#与DQS-DQS#间的时延(由于CK-CK#的飞行时间,其...

聊一聊DDR3中的ODT

ODT(On-Die Termination),是从DDR2 SDRAM时代开始新增的功能。其允许用户通过读写MR1寄存器,来控制DDR3 SDRAM中内部的终端电阻的连接或者断开。在DDR3 SDRAM中,ODT功能主要应用于: ·DQ, DQS, DQS# and DM for x4 configuration ·DQ, DQS, DQS#, DM, TDQS and TDQS# for X

DDR3 SDRAM Package Pinout Description

DDR3 SDRAM Package Pinout Description

DDR扫盲——DDR3基础知识

Burst Length为固定的BC4和BL8,它们在“on the fly”能够和读命令或者写命令通过A12/BC引脚进行选择。

DDR扫盲——DDR与DDR2、DDR3的区别

DDR2与DDR的区别 1、速率与预取量 DDR2的实际工作频率是DDR的两倍,DDR2内存拥有两倍于标准DDR内存的4bit预期能力。 2、封装与电压 DDR封装为TSOPII,DDR2封装为FBGA;DDR的标准电压为2.5V,DDR2...

DDR扫盲——DDR的特性分析

存储原理存储原理示意图:行选与列选信号将使存储电容与外界间的传输电路导通,从而可进行放电(读取)与充电(写入)。另外,图中刷新放大器的设计并不固定,目前这一功能被并入读出放大器(Sense Amplifier ,简称S-AMP);

DDR扫盲——DDR中的名词解析

RAS: Row Address Strobe,行地址选通脉冲;CAS: Column Address Strobe,列地址选通脉冲;tRCD: RAS to CAS Delay,RAS至CAS延迟;CL: CAS ...

DDR扫盲——DDR的发展简史

DDR的种类:DDR SDRAM:Double Data Rate Synchronous Dynamic Random Access Memory,双倍数据率同步动态随机存取存储器; DDR2 SDRAM:Double-Data-...

【转】LVTTL、LVCOMS、SSTL和HSTL接口简单介绍

LVTTL和LVCMOS(JESD8-5,JESD8-B) SSTL(JESD8-8,JESD8-9B,JESD8-15) HSTL(JESD8-6)

【转】I2C 关于时钟拉伸(clock stretch)问题

clock stretching通过将SCL线拉低来暂停一个传输.直到释放SCL线为高电平,传输才继续进行.clock stretching是可选的,实际上大多数从设备不包括SCL驱动,所以它们不能stretch时钟.

3.9、 Wishbone总线周期之单次写操作

标准单次写周期12显示的是标准单次写周期的时序图。图12 标准单次写周期总线协议的执行流程如下:时钟上升沿0:·主机将有效地址置于ADR_O()和TGA_O()上;·主机将有效数据置于DAT_O()和TGD_O()上;·主机将WE_O置位,...